1、低速率数通光模块：155Mbps~10Gbps
TIA：跨阻放大器，将PD的电流信号→电压信号，又成为光模块的前级放大器。Limiting Amplifier：LA又称为限幅放大器，因为TIA输出的信号一般是光强度越大电压幅度越大，光强度越小电压幅度越小，直接给Serdes根本没办法互连，因此需要LA进行幅度转换，也对信号进行均衡(Equalizer)、预加重(Pre-emphasis)等数字信号处理，将摆幅没规律的电压信号转化为CML/LVPECL/LVDS等标准电平协议的互连接口，输出的摆幅大小可通过芯片的寄存器配置。Laser Driver：又称为LDD，激光器驱动电路单元，提供直流成分的Bias电流，也提供系统需要传输数据交流成分的Mod电流。电源缓启动单元：光模块支持热插拔功能必备电路单元。用PMOS设计成缓启动电路（正电源），或者用负载开关做，如圣邦微的SGM25666、SGM2567S ，艾为的AW35131A、AW35141A。Monitor：数字监控单元，主要由MCU负责上报给系统主板，一般通过I2C去传输。有电压监控、Ibias监控、光模块壳温（Case temperature）监控、发射端激光器出光平均光功率监控、RSSI（接收端收到的平均光功率大小监控）。EEPROM：存储LDD、LA等芯片的寄存器配置，光模块调试参数，以及SFF8472协议规定的A0、A2等EED信息内容。SerDes：高速串行接口，不同的芯片电平类型可能会不一样，设计时需要和光模块的高速差分信号接口能互连，这点需要注意，免得打板回来不兼容就Game over了。CDR：时钟数据恢复(Clock and Data Recovery)，时钟恢复和数据重定时。时钟恢复从接收到的NRZ（非归零码）数据流中提取嵌入的时钟信息，数据重定时则利用恢复的时钟对数据进行重新采样，确保数据完整性。 不仅仅光模块使用很多，PHY芯片接收端、FPGA SerDes接口、测试设备如高速示波器都要集成该功能。CDR功能可以配置使能，也可以根据情况配置为By-pass模式（信号传输路径旁路掉CDR功能），在满足信号抖动等信号完整性的条件下，By-pass模式也是有可能使用的，因为CDR模式会增加光模块的功耗，在系统散热比较差的条件下，在高温如85℃环境下很有可能导致CDR失锁。 当然，如果光模块的CDR仅仅支持50Gbps，客户要用该光模块传输10Gbps的信号，CDR也只能被旁路掉（锁相环锁不住啊），否则信号只能是大误码，信号眼图闭合。3、高速率数通光模块：100Gbps~1.6Tbps 因为模块传输信号到交换机的ASIC芯片距离较远，需要经过Substrate、PCB长走线、插座等阻抗突变点，信号的损耗很大，因此需要DSP来对畸变的电信号进行处理才能被ASIC芯片使用。 数字信号处理芯片，负责自适应均衡、FEC 纠错、时钟恢复，800G DSP用7nm，1.6T DSP用5nm/3nm工艺。功耗很大，成本很高，采购让公司供应部极为头痛，主流供应商：Broadcom、Marvell、MaxLinear。 信号传输损耗、链路物理结构和传统架构一模一样，仅仅是把一部分DSP的处理能力集成到交换机的ASIC芯片上，但是TIA上也集成了EQ功能，LDD也集成了CTLE功能。相当于把光模块的一部分功耗分到交换机上了。
随着 AI 大模型对算力需求的狂飙，光模块的速率已经从100G一路飙升至1.6T。当速率超过800G且传输距离稍长时，传统的铜线会因为“趋肤效应”导致信号严重衰减。此时，将EIC和PIC通过先进的2.5D/3D封装技术（如倒装焊、混合键合）高度集成在一个微小的光引擎内，能够极大缩短电信号的传输距离，从而突破带宽瓶颈、降低系统功耗和散热压力。近封装光学，如图所示，将光引擎OE、ASIC集成到同一块基板上，OE和ASIC互连仍然有传输线，和传统架构、LPO架构相比：信号走线距离约缩短了一半，而且没有经过那么多的阻抗突变点，因此信号完整性大大提升，ASIC处理信号的功耗也就跟着降低了。
（4）CPO架构：
共封装光学，如图所示，交换机的ASIC芯片和光引擎集成在同一基板上，但是二者是共封装到同一封装内，因此OE和ASIC的信号传输距离为0，高速信号完整性进一步提高，ASIC芯片对信号的处理难度进一步降低，因此CPO架构能显著降低功耗。但是维护成本高，一旦损坏就要更换整个封装模组。
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